Modul II Flip- Flop
Percobaan 2 Kondisi 16
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=clock, B1=1, B2=0
Rangkaian JK flip-flop, untuk inputan 1 dinyatakan
ketika kaki SPDT terhubung dengan Vcc dan inputan 0 dinyatakan ketika kaki SPDT
terhubung ke ground.Dikarenakan ini merupakan T flip flop maka inputan J dan K bernilai
1 dengan dihubungkan ke Vcc. Pada B1 terhubung ke vcc sehingga berlogika 1 yang
kemudian diteruskan ke inputan S. Pada B2 SPDT terhubung ke ground sehingga 0
yang akan diinputkan ke kaki clock ,
dikarenakan clk aktif low maka saat di inputkan 0 clock akan aktif . Selanjutnya
B0 dihungkan dengan clock yang yang dibungkan ke kaki R. selanjutnya output yang
di tunjukan pada Q(H7) bernilai 0 dan Q’(H6) bernilai 1.
File HTML klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet IC 74LS112 klik disini
Tidak ada komentar:
Posting Komentar