2. Alat dan Bahan
[Kembali]
1. IC 74LS112 (JK flip flop)
JK Flip Flop memiliki 2 inputan masing-masing J dan K yang bersifat aktif high dan 2 output yaitu Q dan Q'. JK flip flop juga memiliki kaki-kaki S dan R yang bersifat aktif low
2. SPDT
Single Pole Double Throw, yaitu Saklar yang memiliki 3 Terminal. Saklar jenis ini dapat digunakan sebagai Saklar Pemilih. Dimana akan mengeluarkan logika 1 atau logika 0
3. Logic Probe
Logic Probe berfungsi untuk menampilkan logika dari output gerbang logika (mencetak status logika dari output gerbang logika)
4. Power DC
3. Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja Rangkaian
[Kembali]
Prinsip kerja percobaan 1, Rangkaian Asynchronous Binary Counter 4 bit dengan 4 buah IC J-K Flip flop yaitu saat kondisi T- flip flop (input J dan K disatukan langsung ke vcc).kaki R dan S pada IC dihubungkan ke spdt yang dihubungkan ke vcc sehingga inputan pada kaki R dan S adalah 1, dikarenakan R dan S aktif low maka tidak aktif. maka output flip flop akan mengalami kondisi toogle. Tetapi, karena flip flop memiliki input clock, dan dihubungkan ke clock juga maka Output toogle pada masing-masing IC akan berubah sesuai dengan keadaan aktifnya, dimana ia akan aktif saat fall time (kondisi aktif low) perpindahan clok dari 1 ke 0.
Saat Clock dalam kondisi fall time, maka output JK flip Flop pertama akan berubah dan naik bilangan binernya ke 1, sedangkan pada JK Flip flop kedua tidak terpengaruh apapun karena input clock IC kedua diperoleh dari output JK flip flop pertama sehingga clock IC kedua dalam kondisi rise time ( perpindahan dari bit 0 ke 1 ) sehingga output flip flip kedua tidak berubah, maka output IC kedua berlogika 0, begitupun seterusnya pada IC ketiga dan ke empat dimana untuk inputnya sendiri dalam kondisi rise time, sehingga diperoleh outputnya secara bergiliran dan bergantian mengalami kenaikan atau penurunan pada bilangan binernya, yang bergantung pada flip flopnya.
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SRnya dihubungkan ke ground ketika SR aktif low?
jawab :
ketika S dan R dihubungkan ke ground maka inputan pada kaki S dan R akan berlogika 0. karena R dan S merupakan akti low maka R dan S akan aktif saat berlogika 0. Dikarenakan S dan R aktif maka seperti tabel kebenaran RS flip flop akan terjadi kondisi terlarang dimana output untuk Q dan Q' setiap flip flop akan berlogika 1. oleh karena R dan S aktif maka inputan lain Pada IC seperti clock akan diabaikan dan tidak mempengaruhi output
2. Apa yang terjadi jika output Q' masing-masing flip flop dihubungkan ke input clock flip flop selanjutnya?
Jawab :
Saat ini Rangkaian percobaan 1 merupakan rangkaian counter asinkron up dikarenakan flip flop yang terhubung ke clock hanya satu clock yang pertama dan untuk inputan clock flip flip selanjutnya berasal dari output Q pada flip flip pertama sampai flip flop ke empat.
jika untuk inputan clock flip flop kedua sampai ke empat merupakan Q' dari flip flop sebelumnya maka rangkaian akan menjadi counter asinkron down dan mulai menghitung dari 1111 ( 15 )- 0000(0) jika rangkaian dijalankan
Tidak ada komentar:
Posting Komentar